VeriFlow-CC — скилл
Скилл vf-rtl ведет Claude Code по четырем стадиям проектирования RTL: от спецификации и кода до симуляции и синтеза в Yosys.
- 55 ★ репозитория
- Последний коммит
Расширенный доступ
Почему такой уровень
- Установщик пишет файлы в `~/.claude/`, а агент запускает симуляторы и скрипты Python на вашей машине.
Установка
- Работает в
В терминале, через SkillFoxx CLI
npx skillfoxx add skills/veriflow-ccОпределит агенты на машине, покажет уровень доступа и зафиксирует версию.
Другие способы установки
Доступ и проверки
Как мы проверяемРасширенный доступИнструмент запускает код или ходит в сеть, а внешние данные только читает.
- Установщик пишет файлы в `~/.claude/`, а агент запускает симуляторы и скрипты Python на вашей машине.
Это чужой код. Посмотрите файлы в репозитории перед установкой.
Что делает
VeriFlow-CC — скилл и набор субагентов для проектирования цифровых схем на Verilog. Команда `/vf-rtl <папка проекта>` запускает конвейер из четырех стадий: спецификация с эталонной моделью, генерация RTL по модулям, симуляция с исправлением ошибок и линтинг с синтезом. Основная сессия Claude Code управляет переходами, отдельные субагенты пишут код, тесты, линтят и синтезируют. Состояние хранится в JSON, и конвейер продолжается после перезапуска сессии. Симуляцию ведут `iverilog` и `cocotb`, синтез и проверку эквивалентности — `yosys`. Зависимостей Python устанавливать не нужно: скрипты поставляются с проектом.
Для кого. Инженерам цифровой электроники и студентам, которые описывают требования к блоку в файле и хотят получить проверенный Verilog от агента.
Подходит, если
- Есть файл `requirement.md` с функциями блока, а RTL и тесты хочется получить одним запуском.
- Симуляция падает, и агенту нужно разбирать волновые диаграммы с тремя попытками исправления.
- Перед сдачей надо прогнать линтер и синтез в Yosys и получить отчет.
- Работа над блоком идет несколько дней, и конвейер должен продолжиться с места остановки.
Не подходит, если
- Проект на VHDL или SystemVerilog без Verilog-субагентов: скилл рассчитан на Verilog.
- Нужен полный маршрут физического проектирования до топологии кристалла.
- Инструменты `iverilog` и `yosys` нельзя поставить на машину.
Пример запроса к агенту
/vf-rtl /path/to/my_alu: пройди все четыре стадии и покажи отчет синтеза.Ограничения
Установка из исходников: `python install.py` копирует скилл и субагентов в `~/.claude/`, удаление идет командой `python install.py --uninstall`. EDA-инструменты `iverilog`, `vvp` и `yosys` нужно поставить отдельно: пути к ним скилл находит на нулевом шаге. Пайплайн рассчитан на Claude Code. На входе обязателен `requirement.md`, остальные файлы необязательны. Последний коммит сделан в октябре 2026 года.
Как отключить. Выполните `python install.py --uninstall` из клона репозитория. Папки проектов с `.veriflow/` и журналами удаляются вручную.
Частые вопросы
Какие файлы нужны на входе?
Обязателен `requirement.md` с функциями блока. Ограничения, замысел архитектуры и справочные материалы кладут в `constraints.md`, `design_intent.md` и `context/`.
Что делает конвейер?
Четыре стадии: спецификация и эталонная модель, генерация RTL, симуляция с исправлением, линтинг и синтез. Результаты пишутся в `rtl/`, `logs/` и отчет синтеза.
Что если конвейер оборвался?
Состояние хранится в JSON. Повторный запуск `/vf-rtl` в той же папке продолжает с последней стадии.
Нужно ли ставить библиотеки Python?
Нет, скилл поставляется без зависимостей. Нужны лишь EDA-инструменты `iverilog` и `yosys`.
Можно ли запустить сводный тест?
Да, флаг `--benchmark` после конвейера запускает `benchmark_runner.py` и пишет JSON-отчет в `logs/benchmark_report.json`.
Обсуждение
Вопросов и отзывов пока нет.
Похожие
СкиллыПлагин для Claude Code пишет, линтит, симулирует и формально проверяет SystemVerilog, Verilog и VHDL для плат FPGA.
Скилл для проектирования на Verilog-2001: пишет RTL по ТЗ, разбирает и чинит готовые модули с отчетом о проверках
Скилл учит Claude Code проектировать платы, CAD и прошивки как код и не выпускает файлы для заказа, пока проверки не пройдены
Шаблон проекта для Claude Code: спецификация, дизайн, код и деплой лежат в репозитории, десять скиллов ведут агента по этапам.
Плагин Claude Code с конвейером «план, выполнение, проверка, передача», памятью между сессиями и 51 командой.
Три плагина для Claude Code: оркестратор savvy-flow с субагентами по уровням и два мода с панелью прогресса и таймером кэша
Коротко о README
Описывает архитектуру из четырех стадий, установку из исходников, формат входных файлов, ограничения и проверку эквивалентности в Yosys.